“加法器”可以造什么句，加法器造句

本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。

结果显示，这种新的全加器能正确完成加法器的逻辑功能。

并行加法器是一种数位电路，其可进行数字的加法计算。

这种树结构仅仅运用半加器和全加器，在不同部分中采用了不同类型的加法器来构成整个全局加法器。

在控制仪中的相敏解调电路用放大器、电子开关和加法器组成。

该加法器可以实现两输入的光学算术运算。

加法器将指令移动量与各补 偿移动量相加以驱动各马达。

用二相时钟设计了对寄生电容低灵敏的开关电容单位延时器、负比例器和加法器。

在本文中，我们提出8种不同的全加器电路，分别皆使用4位元链波进位加法器将其实现。

主要研究方向是优化浮点加法器结构，减小浮点加法运算的延迟，优化电路结构。

一个简单的加法器描述，以前在别的网站上被发过，现在存在这里。

优化方块分配的进位跳跃加法器可以缩短关键路径的延时。

算术逻辑运算单元（ALU）决定着*处理器（CPU）的*能，而加法器又决定着ALU的*能。

该设计改动微乎其微，通过将原有加法单元替换为一种改进的加法单元，对加法器原有关键通路无任何额外的时延影响。

完成超越函数实现的数据路径设计，主要包括加法器、移位器、常数ROM和旋转控制逻辑，同时针对“龙腾”C处理器的*能要求对各个部件进行优化设计。

LOP电路设计采用VHDL语言门级描述，已通过逻辑*验*，并在浮点加法器的设计中得到应用。

介绍了用理想二极管电路与加法器实现热电偶线*化原理及设计过程。

将概率统计方法引入到受轴向变载荷作用的螺栓联接的可靠*设计中，并对汽车衡用液力加法器联接螺栓的可靠*计算进行了分析，给出了例*。

在电路实现上,采用倒置型滤波器的流水线结构实现对像素数据的水平和垂直缩放处理,这样不仅可以稳定地实现数据处理过程,同时还可以通过精简乘法器和加法器来降低芯片成本,提高电路处理速度,实现0.5至4倍的缩放比。

通过使用该电路，并以四值逻辑加法器的设计为例，进行了I型和II型的多值可编程逻辑阵列设计。

将在存贮器数据寄存器的数据，根据指令载入加法器或累加器。

加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。

复数加法运算复杂，用硬件实现复数加法，需要使用数目众多的加法器，占用大量的面积。

C IC滤波器的主要特点是，仅利用加法器、减法器和寄存器（无需乘法器），因此占用资源少、实现简单且速度高。

在本文中，我们提出不同的全加器电路，分别皆使用元链波进位加法器将其实现。

每来一个时钟脉冲，N位加法器将频率控制数据M与相位寄存器输出的累加相位数据相加，并将结果送相位寄存器输入端

最后，通过与其它模加法器在结构以及算法等方面进行分析比较，表明本文所设计的模加法器*能优异。

最后通过和其他模加法器在结构以及算法等方面进行分析比较，得出结论，其*能优异。

该位串行加法器系统是选择了一个由于齿轮数齿轮系统的正常需要，使时钟的计算。

使用二进制表示法，在每个26位串行加法器动产位的杠杆转换成一个钟摆在摆动的时钟可见符号。

文中首先介绍了内建自测试的实现原理，在此基础上以八位行波进位加法器为例，详细介绍了组合电路内建自测试的设计过程。

所用的方法是，将相加两数的各位同步地输入到加法器中。

这就要求用于多位数相加的加法器具有三个输入端

本文提出了一种处理信息量较大的双进位五输入加法器模块。

反馈计算部分(240)将量化误差进行滤波，并且将滤波结果输出到加法器(250)。

用向量布尔代数描述的多通道大型数字网络和具有奇偶校验及奇偶预测等容错技术的加法器，用这种R-PLA实现起来是非常方便的。

结果表明镜像加法器在运算速度、版图布局上都优于超前进位加法器。

介绍了用理想二极管电路与加法器实现对热电偶线*化器原理设计。

透过量化的方法，乘法器的数量可以被大幅度减少成只使用加法器。

该方案在加载数据的同时进行边界扩展，无须对运算电路进行逻辑控制，可以复用加法器，提高了资源利用率。

根据供给它的控制信号,或起加法器作用或起减法器作用的一种逻辑元件。