“乘法器”可以造什么句，乘法器造句

对不同编码方式的乘法器，识别乘数和被乘数的结合顺序。

本文叙述一种可变跨导脉冲乘法器。

透过量化的方法，乘法器的数量可以被大幅度减少成只使用加法器。

图24给出了一个简单的模拟乘法器电路。

本文给出一种任意多位的保留进位阵列乘法器的自动设计方法。

该乘法器的电容量可经电信号连续调节，线*可调范围大、具有稳定的乘积因子。

乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和压缩器对部分积归约。

讨论了基于MOS晶体管亚阈值区特*的CMOS四象限模拟乘法器的设计。

在分析了叠接单元阵列乘法器的不足之处后，作者提出了并行处理乘法器的设想并提供了构造算法。

传统的乘法器的设计，在最终的乘积项求和时，常采用阵列相加或叠代相加的方法，不适用中小规模的微处理器的设计。

文中从理论及实验两方面研究基于OTA（运算跨导放大器）的模拟乘法器的电路实现。

若将半带滤波器作为过渡带补偿设计方法中的原型滤波器，则能比最初的频率响应掩蔽方法使用更少的乘法器。

电压乘法器采用了三端输入方式和等温工作法式，以消除漏电影响和减小非平方律误差。

采用指定谐波消除脉宽调制技术的检测电路不需模拟乘法器，参数调整方便。

本文介绍一种实用的时分割乘法器的原理，由实测验*准确度高、稳定*好等特点。

该算法使用了一种有效的表格查找和拉格朗日乘法器对分搜索办法，能够较快的收敛到最佳的功率点。

文章通过四位乘法器的实例详细介绍了用vhdl语言设计数字系统的流程和方法，并通过*实现预定目的。

通过采用误差的2次幂量化，乘法器复用以及流水线等优化技术，大大减少了均衡电路的硬件规模和功耗。

利用双平衡模拟乘法器芯片MC设计了正交复用方案的收发终端，并完成了终端的硬件的具体实现。

优化下的并行乘法器比传统的CSA阵列乘法器速度快，且延时小。

乘法器将所述减法结果乘以十六进制数‘10’，产生第一临时变量；

我们设计了一个16位高*能带符号乘法器。

C IC滤波器的主要特点是，仅利用加法器、减法器和寄存器（无需乘法器），因此占用资源少、实现简单且速度高。

一种模拟乘法器电路，其具有基于输入系数电压的频率响应调整

预处理器主要有延迟单元、乘法器和窄带滤波电路构成，可以从nrz数据中得到时钟信号。

若将半带滤波器作为过渡带补偿设计方法中的原型滤波器，则能比最初的频率响应掩蔽方法使用更少的乘法器

但不断提高的高*能运算需求使得高*能乘法器的设计和实现仍然是当前的热门话题。

在FPGA乘法器资源相同的条件下，采用最优结构设计的接收机内部FIR滤波器阶数比直接实现形式高了近4倍。

改革现行教育体制是当前的主要任务。本论文的主要任务是在并行乘法器的原版图电路提取之后，对电路进行分块整理，原理*。

两个多位数乘积的计算，通常可用乘法器或累加器自动实现。

重点讨论了其中的整数执行部件的设计，包括ALU、乘法器、桶式移位器、寄存器堆等重要执行部件。

设计实例和理论分析都表明：并行处理技术将大大地提高叠接单元阵列乘法器的速度上限，而并行处理乘法器的硬件代价却与改进前相当。

因此，我们使用cordic演算法配合最佳化设计使系数离散化，如此就不需要乘法器。

该系统以信号的相关检测和数字化技术为基础，采用了新研制的数控频率合成信号源、乘法器、同步积分器、移相器和仪用微机等由通用集成电路组成的新型实用网络。

本发明公开了一种位流加法器及采用位流加法器的位流乘法器、鉴相器。

此压缩器已作为一个压缩模块，用在浮点乘法器的软核设计中，得到了很好的结果。

在电路实现上,采用倒置型滤波器的流水线结构实现对像素数据的水平和垂直缩放处理,这样不仅可以稳定地实现数据处理过程,同时还可以通过精简乘法器和加法器来降低芯片成本,提高电路处理速度,实现0.5至4倍的缩放比。

数字滤波器的硬件实现的复杂*，主要地取决于乘法器，它也是决定滤波器*作速度的最重要的元件。

一种模拟乘法器电路[]，其具有基于输入系数电压的频率响应调整。